Nu drie geavanceerde chipmakers CFETS (complementaire veldeffecttransistors) hebben gedemonstreerd, begint de visie van het bijna verdubbelen van de transistordichtheid van toekomstige processors vorm te krijgen. CFET is een enkele structuur die twee typen transistors op elkaar stapelt die nodig zijn voor CMOS-logica. Op de IEEE International Electronic Devices Conference van deze week in San Francisco lieten Intel, Samsung en TSMC hun vooruitgang zien in de richting van het mogelijk maken van de volgende stap in de ontwikkeling van transistors.
Chipbedrijven stappen over van de FinFET-apparaatstructuur die sinds 2011 wordt gebruikt naar nanosheet- of all-gate-transistors. Deze namen weerspiegelen de basisstructuur van de transistor. Bij FinFET's regelt de poort de stroomstroom door de verticale siliciumvinnen. In nanosheet-apparaten worden de vinnen in een reeks linten gesneden, elk omgeven door een poort. CFET's zijn in wezen stapels grotere siliciumstrips, de helft voor het ene apparaat en de helft voor het andere. Intel-ingenieurs legden in het IEEE Spectrum-magazine van december 2022 uit dat het apparaat twee soorten transistors – FET’s en pFET’s – stapelt in één enkel integratieproces.
Deskundigen voorspellen dat CFET over zeven tot tien jaar commercieel verkrijgbaar zal zijn, maar vóór die tijd moet er nog veel werk worden verzet.
Intel was een van de eerste drie bedrijven die CFET demonstreerde en in 2020 een vroege versie lanceerde op IEDM. Deze keer rapporteerde Intel meerdere verbeteringen rond het eenvoudigste circuit van CFET, de omvormer. Een CMOS-omvormer stuurt dezelfde ingangsspanning naar de poorten van beide apparaten in de stapel en produceert een uitvoer die de logische inversie van de invoer is.
Marko Radosavljevic, hoofdingenieur van Intel's componentenonderzoeksgroep, zei vóór de bijeenkomst tegen verslaggevers: "De omvormer is op één enkele vin gebouwd. Bij maximale uitbreiding zal de omvang 50% van die van een gewone CMOS-omvormer zijn."
Het invertercircuit van Intel vertrouwt op een nieuwe manier om de bovenste en onderste transistors (geel) met elkaar te verbinden, evenals een nieuwe manier om toegang te krijgen tot een van de transistors (grijs) van onder het silicium.
Het probleem is dat het samenpersen van alle verbindingslijnen die nodig zijn om twee transistors in een invertercircuit te stapelen het oppervlaktevoordeel tenietdoet. Om de zaken compact te houden, probeert Intel een deel van de opstoppingen bij het verbinden met gestapelde apparaten te elimineren. Bij hedendaagse transistors komen alle verbindingen van boven het apparaat zelf. Maar later dit jaar zal Intel een technologie gebruiken die backside power transfer wordt genoemd en waarmee verbindingen zowel boven als onder het siliciumoppervlak kunnen bestaan. Bij deze techniek worden de onderste transistors van onderaf gecontacteerd in plaats van van bovenaf, waardoor de schakeling aanzienlijk wordt vereenvoudigd. De resulterende omvormer heeft een dichtheidskwaliteit die contactpolypitch wordt genoemd (CPP, de minimale afstand tussen de poort van de ene transistor en de poort van de volgende), namelijk 60 nanometer. De CPP van de huidige 5 nm-knooppuntchips is ongeveer 50 nm.
Bovendien verbeterde Intel de elektrische eigenschappen van de CFET-stack door het aantal nanosheets per apparaat te verhogen van twee naar drie, de afstand tussen twee apparaten te verkleinen van 50 nanometer naar 30 nanometer, en door verbeterde geometrieën te gebruiken om verschillende delen van het apparaat met elkaar te verbinden.
Met behulp van een kleinere vormfactor dan Intel's 60 nm liet Samsung resultaten zien voor 48 nm en 45 nm contact multi-pitch (CPP), hoewel deze resultaten eerder voor individuele apparaten waren dan voor complete omvormers. Hoewel de prestaties van de kleinere van de twee prototype-CFET's van Samsung daalden, waren deze niet significant, en de onderzoekers van het bedrijf geloven dat optimalisatie van het productieproces dit probleem zal oplossen.
De sleutel tot het succes van Samsung is de mogelijkheid om de source en drain van gestapelde pFET- en nFET-apparaten elektrisch te isoleren. Zonder adequate isolatie kunnen de apparaten, die Samsung driedimensionale gestapelde veldeffecttransistors (3DSFET's) noemt, stroom lekken. Een belangrijke stap bij het bereiken van deze isolatie is het vervangen van de etsstap waarbij natte chemicaliën betrokken zijn, door een nieuw type droog etsen. Dit verhoogt de opbrengst van goede apparaten met 80%.
Net als Intel raakt Samsung de onderkant van het toestel van onder het silicium aan om ruimte te besparen. De Koreaanse chipmaker verschilt echter van het Amerikaanse bedrijf doordat hij slechts één nanosheet in elk gekoppeld apparaat gebruikt, in plaats van de drie van Intel. Volgens de onderzoekers zal het vergroten van het aantal nanosheets de prestaties van CFET's verbeteren.
Net als Samsung heeft TSMC met succes de industrieel relevante 48nm-pitch bereikt. Wat de apparaten uniek maakt, is een nieuwe aanpak die een diëlektrische laag creëert tussen de bovenste en onderste apparaten om de isolatie daartussen te behouden. Nanosheets worden over het algemeen gevormd uit afwisselende lagen silicium en siliciumgermanium. Tijdens de juiste stappen in het proces verwijderen siliciumgermaniumspecifieke etsmethoden deze materialen, waardoor de siliciumnanodraden vrijkomen. TSMC gebruikt een silicium-germaniumlaag om de twee apparaten te isoleren, wetende dat de silicium-germaniumlaag sneller zal etsen dan andere silicium-germaniumlagen, dus gebruikt het een silicium-germaniumlaag met een bijzonder hoog germaniumgehalte. Op deze manier kan de isolatielaag in verschillende stappen worden gecreëerd voordat de silicium nanodraden worden vrijgegeven.