Een onderzoeksteam van de Universiteit van Illinois in Urbana-Champaign heeft onlangs aangekondigd dat het met succes drie actieve siliciumcircuitlagen verticaal op een siliciumchip heeft gestapeld en een transistorrendement van ongeveer 98% tot 100% heeft bereikt. Het wordt beschouwd als een nieuw technisch pad om de rekenvermogensdichtheid van chips te vergroten in de context van de wet van Moore die de fysieke limiet nadert. 

Deze prestatie werd voltooid door het team van Qing Cao, een professor aan de afdeling Materials Science and Engineering van de Grainger School of Engineering. Het kernidee is niet om door te gaan met het verkleinen van de grootte van het apparaat op een tweedimensionaal vlak, maar om het circuit "naar boven te bouwen" en een driedimensionale geïntegreerde structuur met één chip te bouwen door laag voor laag stapelen van monokristallijne siliciumfilms bij lage temperatuur.

De afgelopen zestig jaar berustte de ‘regelmatige verdubbeling van het aantal transistors’, beschreven door de wet van Moore, op het voortdurend krimpen van de apparaatafmetingen op een platte siliciumwafel, maar nu stuit dit schaalpad op harde beperkingen door kwantumeffecten en de eigenschappen van het siliciummateriaal zelf. Cao Qing wees erop dat, vanuit het perspectief van belangrijke procesparameters zoals de afstand tussen de contactpoorten, transistors in hedendaagse processen 'moeilijk kleiner te maken zijn'. Het probleem is niet langer de procesbereidheid, maar 'onderworpen aan de inherente materiaaleigenschappen van silicium en de basiswetten van de kwantummechanica'.

In deze context wordt driedimensionale integratie beschouwd als een van de belangrijke richtingen om de computerdichtheid verder te verbeteren. Door logica- en geheugencellen in verticale richting te stapelen, kunnen chipontwerpers niet alleen meer transistors in dezelfde footprint huisvesten, maar ook de verbindingspaden tussen lagen aanzienlijk verkorten, waardoor de bandbreedte toeneemt en de latentie wordt verminderd. Momenteel heeft de industrie gestapelde chiptechnologie toegepast in producten zoals geheugen met hoge bandbreedte (HBM) en AMD's 3D V-Cache. De meeste van deze oplossingen zijn echter afhankelijk van binding tussen wafers of matrijzen. Beperkt door de grootte en uitlijningsnauwkeurigheid van through-silicium via's (TSV), is er nog steeds een plafond voor de dichtheid van onderlinge verbindingen tussen de lagen.

Anders dan de bestaande stapeltechnologie, neemt het team van Cao Qing het idee van "monolithische 3D-integratie" over, dat wil zeggen het bouwen van een nieuwe laag actieve monokristallijne siliciumapparaten direct op het oppervlak van een substraat dat een laag circuits en metaalverbindingen heeft voltooid, en het bereiken van fijne verticale verbindingen via metalen gaten met een hoge dichtheid. Dit idee is al lange tijd onderwerp van thermisch budget: traditionele hoogwaardige siliciumprocessen vereisen vaak hoge temperaturen van bijna 1000 graden Celsius, en de industrie is over het algemeen van mening dat zodra de eerste laag van circuits en metalen is voltooid, verwarming van meer dan ongeveer 400 graden Celsius onaanvaardbare schade aan de bestaande structuur zal veroorzaken. Om dit probleem te omzeilen, heeft enig onderzoek zich gericht op het gebruik van nieuwe materialen om apparaten uit de bovenste laag te maken, maar deze apparaten zijn over het algemeen niet zo snel en betrouwbaar als het onderliggende silicium, waardoor de algehele prestaties worden beïnvloed.

Het team van Cao Qing koos ervoor om monokristallijn silicium te blijven gebruiken, maar veranderde de 'wafer-laadmethode'. De onderzoekers maakten eerst ultradunne monokristallijne siliciumnanofilms op de donorwafel, pelden ze van de wafer tot onafhankelijke, zelfdragende films en gebruikten vervolgens een rol-naar-rol-overdrachtsproces vergelijkbaar met een "lamineermachine" om deze films te lamineren op het oppervlak van de bewerkte doelwafel bij een temperatuur van niet meer dan 200 graden Celsius. Dankzij het behoud van de eenkristalstructuur vertonen deze films elektrische eigenschappen die vergelijkbaar zijn met die van conventionele hoge-temperatuur-siliciumtransistors na apparaatverwerking, terwijl ze voldoen aan de strenge thermische budgetvereisten van monolithische driedimensionale integratie.

De fysieke vorm van de apparaatstructuur is ook een groot voordeel. In tegenstelling tot de traditionele stapeltechnologie, waarbij hele wafers met een dikte van ongeveer 500 tot 700 micron moeten worden gehanteerd, is de door het team gebruikte siliciumnanofilm slechts ongeveer 10 nanometer dik. Op deze schaal kan de siliciumfilm buigen en zich aanpassen aan de kleine golvingen van het onderliggende circuitoppervlak, waardoor een strakkere pasvorm mogelijk is en het risico op holtes en holtes die vaak voorkomen bij het verbinden van stijve wafers wordt verminderd. Het onderzoeksteam wees erop dat deze vorm de processtroom vereenvoudigt, het kostenpotentieel verlaagt en bevorderlijker is voor het opschalen naar massaproductie op waferniveau.

Om de procestemperatuur binnen een veilig bereik verder te kunnen controleren, heeft het team ook aanpassingen aan de transistorarchitectuur aangebracht. Het traditionele CMOS-proces is afhankelijk van meerdere doteringen bij hoge temperaturen om het source-drain-overgangsgebied te vormen, maar dit onderzoek maakt gebruik van een 'junctionless transistor'-oplossing, die een hoge concentratie en uniforme dotering van ultradunne siliciumfilms omvat vóór het stapelen, en vervolgens wordt het hele kanaal via de poort bestuurd. De ultradunne kanaaldikte helpt bij het bereiken van effectieve poortcontrolemogelijkheden, terwijl hoge dopingniveaus de contactweerstand helpen verminderen, rekening houdend met de geleidingsprestaties en de haalbaarheid van het proces.

Op basis hiervan stapelde het onderzoeksteam drie lagen circuits op één chip, elke laag bevatte 625 transistors, en verbond de drielaagse structuur in serie tot een compleet circuit via verticale metalen verbindingen. De testresultaten laten zien dat de drielaagstransistor gelijkwaardig is aan het bulksiliciumapparaat van het traditionele hogetemperatuurproces wat betreft belangrijke indicatoren zoals de uitgangsstroomdichtheid. Tegelijkertijd vertoont het een goede consistentie en een extreem hoge opbrengst binnen het chipbereik. De prestaties van het apparaat zijn minstens drie tot vier keer hoger dan die van monolithische driedimensionale apparaten die gebruik maken van alternatieve materialen. Op basis van deze gestapelde apparaten heeft het team een ​​prototypeverificatie gerealiseerd van driedimensionale logische circuits en statische Random Access Memory (SRAM)-cellen.

Het voorbeeld van SRAM weerspiegelt intuïtief de architectonische voordelen van driedimensionale integratie. Cao Qing zei dat als we het statische RAM-geheugen dat veel wordt gebruikt in CPU's en GPU's als voorbeeld nemen, traditionele SRAM vereist dat zes transistors op hetzelfde vlak worden geplaatst om één bit informatie op te slaan. Door verticale integratie kunnen deze zes apparaten in meerdere lagen worden verdeeld, "zoals het vervangen van woonwijken in de voorsteden door hoogbouw om de taart te spreiden." Het kan het bezette gebied aanzienlijk verkleinen met behoud van dezelfde functies, terwijl de efficiëntie van de communicatie tussen lagen wordt verbeterd.

Het onderzoeksteam benadrukte dat het belang van deze prestatie ligt in ‘massaproductie’ en niet in een eenmalige demonstratie in het laboratorium. In de drielaagse structuur die momenteel wordt gedemonstreerd, heeft het apparaatrendement 98% tot 100% bereikt en zijn de prestatieschommelingen tussen apparaten klein. Theoretisch kan dit proces ook doorgaan met het stapelen van meer circuitlagen bovenop de bestaande drie lagen, terwijl de hoge snelheid en consistentie behouden blijven. Dit legt de basis voor de overdracht van het proces naar gieterijen en de overstap naar daadwerkelijke productielijnen voor halfgeleiders in de toekomst.

Het project wordt gepromoot door het Center for Advanced Semiconductor Chips with Accelerated Performance onder de Grainger School of Engineering van de Universiteit van Illinois. Tot de industriële partners van het centrum behoren grote chipbedrijven zoals IBM, Intel en TSMC. Onderzoekers zijn momenteel van plan om deze driedimensionale geïntegreerde monokristallijne siliciumtechnologie met één chip te introduceren in het industriële gieterijsysteem. Als het met succes kan worden geïmplementeerd, wordt verwacht dat deze nieuwe driedimensionale siliciumchip in de toekomst "omhoog zal groeien" in commerciële chips, op zoek naar een nieuwe uitbreidingsvorm voor de wet van Moore in het post-siliciumtijdperk.