Intel heeft baanbrekende vooruitgang geboekt op het gebied van geavanceerde verpakkingen en heeft met succes het knelpunt opgelost van de inkapselingsvloeistofafdichtingstechnologie (Encapsulation) die de productie van hypergrote chips beperkt. Deze doorbraak zal de uitbreiding van de verpakkingsgrootte van chips bevorderen tot 24 maal de roosterlimiet (dradenkruisgrootte) en hoger, waardoor de basis wordt gelegd voor het bouwen van de volgende generatie ultragrootschalige geïntegreerde systemen.

In de geavanceerde verpakkingsfabriek "Rio Rancho" (Fab 9) in New Mexico, de Verenigde Staten, versnelt Intel de ontwikkeling en productie van ultra-large form factor (HLFF) verpakkingstechnologie volledig. Nu de halfgeleiderindustrie het ‘chiplet’-tijdperk betreedt, behoort een enkele siliciumchip geleidelijk tot het verleden en wordt deze vervangen door een ‘Silicon Mossack’-systeem dat bestaat uit meerdere speciale chips. Wanneer de verpakkingsgrootte echter wordt verdubbeld, wordt de ondervulling die wordt gebruikt om de opening tussen de chip en het substraat af te dichten geconfronteerd met ernstige gebreken, zoals een te grote stroomafstand en het gemakkelijk ontstaan ​​van luchtbellen en holtes.

Als reactie op deze verpakkingsmuur waar de industrie last van heeft, stelde het R&D-team van Intel een driedimensionale oplossing voor, bestaande uit "het optimaliseren van materialen, het veranderen van spuitstrategieën en het afstemmen van het uithardingsproces." Het team verlaagde de viscositeit van het vulmiddel om de vloeiafstand te vergroten, veranderde het traditionele randspuiten in meerpuntsspuiten om het effectieve vloeipad te verkorten, en gecombineerd met geoptimaliseerde uithardingsomstandigheden om interne holtes volledig te elimineren. Tests tonen aan dat Intel met succes een gap-free verpakking heeft gerealiseerd op 5x en 7x grid extreme EMIB-pakketten met 18 chips (inclusief 12 HBM-sites), en de betrouwbaarheidsverificatie in Foveros 3D-verpakkingen heeft voltooid.

Naast het oplossen van problemen met het verzegelen van verpakkingen, biedt Intel ook uitgebreide oplossingen voor de fysieke grenzen van ultragrote chips. Voor snelle datatransmissie wordt intern de EMIB-T-brug met een metaallaag kleiner dan 2 micron gebruikt om een ​​transmissiesnelheid van 64 Gb/s per kanaal te bereiken. Extern worden co-packaged koperkabels en co-packaged optics (CPO)-technologie geïntroduceerd om het doel van een sprint van 448 Gb/s te bereiken; wat de stroomvoorziening betreft, wordt er gezorgd voor lokale energieopslag van maximaal 1 milliFarad door het inbedden van siliciumcondensatoren onder het substraat en de chip; voor het totale energieverbruik en lokale hotspots van maximaal 15 tot 25 kilowatt is een modulaire, multiregionale, onafhankelijk geregelde vloeistofkoelingarchitectuur ontworpen; in termen van opbrengstcontrole is door het toevoegen van 3 tot 4 redundante kanalen aan elke groep van 64 communicatiekanalen het totale gecombineerde rendement gestegen van 97% naar meer dan 99%. Om de buig- en vervormingsproblemen aan te pakken die vaak voorkomen bij gigantische pakketten, worden een glazen kernsubstraat met lage uitzetting, een dikke versterkingsring en een compressiekracht van meer dan 4500 Newton gecombineerd om de vlakheid van het apparaat te garanderen.

Naarmate de verpakkingstechnologie zich geleidelijk uitbreidt ten opzichte van de huidige 8x grid-limiet, wordt verwacht dat Intel rond 2028 een grootschalige productie zal realiseren die de 12x grid-limiet overschrijdt, en met de hulp van nieuwe technologieën zoals glassubstraten zal Intel uiteindelijk het tijdperk ingaan van paneel-niveau-verpakkingen die de 50x grid-limiet overschrijden, en onderliggende hardware-ondersteuning blijven bieden voor toepassingen met hoge rekenkracht en kunstmatige intelligentie.