Op de CES 2026-tentoonstelling van dit jaar demonstreerde AMD 's werelds eerste nieuwe generatie Zen6 EPYC Venice-processor met behulp van TSMC's 2nm.Onlangs zijn er nieuwe onthullingen online gelekt, waarbij meer structurele details zijn onthuld die nog niet officieel zijn bekendgemaakt. AMD heeft het aantal cores op Venetië naar nieuwe hoogten gestuwd, met de versie van de Zen 6C-architectuur tot 256 cores. Dit ontwerp wordt bereikt door een CCD met een hogere dichtheid en een nieuwe dubbele IO Die-architectuur.
Uit informatie blijkt dat de kernverbetering van EPYC Venice voornamelijk te danken is aan de nieuwe generatie Zen 6C CCD.Elke Zen 6C CCD biedt plaats aan 32 cores, wat direct het dubbele is van het 16-core ontwerp van de vorige generatie Zen 5C, waardoor AMD een hogere 256-core configuratie kan bereiken terwijl hij slechts 8 CCD's gebruikt.
Daarnaast is ook de cacheconfiguratie geüpgraded. Elke Zen 6C CCD heeft een ingebouwde L3-cache van 128 MB, waardoor de totale L3-cachecapaciteit van de gehele processor maximaal 1 GB bedraagt.
Wat de processtrategie betreft, gebruikt de CCD van EPYC Venice het 2-nanometer (N2P) proces van TSMC om ultieme prestaties na te streven; terwijl de IO Die die verantwoordelijk is voor I/O een proces van 6 nanometer handhaaft.
Het is vermeldenswaard dat EPYC Venice een dubbele IO Die-architectuur gebruikt. De totale oppervlakte van de twee IO Dies bedraagt 750 mm², wat veel groter is dan het enkele IO Die-ontwerp van de vorige generatie.
Dit betekent dat de geheugenkanaal-, PCIe- en CXL-uitbreidingsmogelijkheden aanzienlijk zullen worden verbeterd, wat bevorderlijker is voor de ondersteuning van de dichte inzet van GPU’s en snelle netwerkapparaten in AI-servers.
